Saturday , October 23 2021

What is latch up problem and how can it be eliminated

What is latch up problem and how can it be eliminated

 

The latch is the generation of a low-impedance path in CMOS chips between the power supply and the ground rails due to the interaction of parasitic pnp and npn bipolar transistors. These BJTs for a silicon-controlled rectifier with positive feedback and virtually short circuit the power and the ground rail.
This causes excessive current flows and potential permanent damage to the devices.

What is latch up problem and how can it be eliminated

The equivalent circuit shown has Q1 being a vertical double emitter pnp transistor whose base is formed by the n-well with a high base to collector current gain (β1). Q2 is a lateral double emitter npn transistor whose base is formed by the p-type substrate.

Rwell represents the parasitic resistance in the n-well structure whose value ranges from 1KW to 20kW. The substrate resistance Rsub depends on the substrate structure.

 

Elimination of Latch-up problem

  1. Reduce the BJT gains by lowering the minority carrier lifetime through Gold doping of the substrate (solution might cause excessive leakage currents).
  2. Use p+ guardband rings connected to the ground around nMOS transistors and n+ guard rings connected to VDD around pMOS transistors to reduce Rw and Rsub and to capture injected minority carriers before they reach the base of the parasitic BJT.
  3. Place substrate and well contacts as close as possible to the source connections of the MOS transistors to reduce the values of Rw and Rsub
  4. Place source diffusion regions for the pMOS transistors so that they lie along equipotentials lines when currents flow between VDD and p-wells.
  5. Avoid forward biasing of the source/drain junctions so as not to inject high currents.

What is latch up problem and how can it be eliminated

What is latch up problem and how can it be eliminated

ল্যাচ আপ সমস্যা কি এবং কিভাবে তা দূর করা যায়

 

প্যারাসিটিক pnp এবং npn বাইপোলার ট্রানজিস্টরের মিথস্ক্রিয়ার কারণে বিদ্যুৎ সরবরাহ এবং গ্রাউন্ড রেইলগুলির মধ্যে CMOS চিপগুলিতে লো-ইম্পেডেন্স পথ তৈরি করা হয়। পসিটিভ ফিডব্যাক এবংভার্চুয়ালি শর্ট সার্কিট পাওয়ার এবং গ্রাউন্ড রেইল সহ একটি সিলিকন-নিয়ন্ত্রিত রেক্টিফায়ার এর জন্য এই বিজেটিগুলো।

এটি অতিরিক্ত কারেন্ট প্রবাহ এবং পোটেনশিয়াল ডিভাইসগুলির স্থায়ী ক্ষতি করে।

দেখানো সমতুল্য সার্কিটে Q1 হচ্ছে একটি উল্লম্ব ডাবল এমিটার pnp ট্রানজিস্টর যার ভিত্তি n-ওয়েল দ্বারা একটি উচ্চ বেস টু কালেক্টর কারেন্ট লাভ (β1)।

Q2 হল একটি পার্শ্বীয় ডাবল এমিটার এনপিএন ট্রানজিস্টার যার ভিত্তি পি-টাইপ সাবস্ট্রেট দ্বারা গঠিত।
Rwell N-ওয়েল স্ট্রাকচারের প্যারাসাইটিক রেজিস্ট্যান্সের প্রতিনিধিত্ব করে যার মান 1KW থেকে 20kW পর্যন্ত। লেয়ার রেজিস্ট্যান্স Rsub স্তর কাঠামোর উপর নির্ভর করে।

What is latch up problem and how can it be eliminated

ল্যাচ-আপ সমস্যা দূর করার উপায়

  1. সাবস্ট্রেট গোল্ড ডোপিংয়ের মাধ্যমে সংখ্যালঘু ক্যারিয়ারের জীবনকাল কমিয়ে BJT গেইন হ্রাস করা যায় (দ্রবণ অতিরিক্ত লিকেজ কারেন্টের কারণ হতে পারে)।
  2. NMOS ট্রানজিস্টরের চারপাশের গ্রাউন্ডের সাথে সংযুক্ত p+ গার্ডব্যান্ড রিং ব্যবহার করতে হবে এবং Rw এবং Rsub কমাতে এবং প্যারাসাইটিক BJT এর বেস এ পৌঁছানোর আগে ইনজেক্টেড মাইনোরিটি ক্যারিয়ারকে ধরতে pMOS ট্রানজিস্টরের চারপাশে VDD- এর সাথে সংযুক্ত n+ গার্ড রিং ব্যবহার করতে হবে।
  3. Rw এবং Rsub এর মান কমাতে MOS ট্রানজিস্টরের সোর্স সংযোগ যতটা সম্ভব সাবস্ট্রেট এবং ওয়েল কন্টাক্টের কাছাকাছি করতে হবে।
  4. pMOS ট্রানজিস্টরের জন্য সোর্স ডিসফিউশন অঞ্চলগুলি রাখতে হবে যাতে VDD এবং p-wells এর মধ্যে কারেন্ট প্রবাহিত হলে তারা সমতুল্য রেখা বরাবর থাকে।
  5. উৎস/ড্রেন জংশনের ফরওয়ার্ড বায়াসিং এড়িয়ে চলতে হবে যাতে উচ্চ কারেন্ট না হয়।

What is latch up problem and how can it be eliminated

Read: Limitation of cascaded dynamic logic and solution

Check Also

What is hot carrier effect

What is hot carrier effect

Question: What is hot carrier effect? How can be minimized hot carrier effect?   Hot …